摘要：本文對FPGA芯片輸入輸出通道模塊的可編程延時單元設計方法進行了研究,針對可編程延時單元所需的延時調整范圍廣、延時調整精度高、延時級數多的特性,提出了一種輸入輸出信號時序可調整的結構設計方法,以滿足總線信號邊沿對齊或電路建立與保持時間的要求.所設計的延時鏈采用粗調延時單元與細調延時單元相結合的方式提高精度和覆蓋范圍,并在較少的控制向量下,實現了45級延時.延時鏈延時步進精度為100ps,延時最大值為4.58ns.其功耗和面積分別是傳統反相器鏈結構延時單元的34.5%和55.9%.